简介：本文从Arm自研服务器SoC的公开技术信息出发，系统梳理横向2D芯粒扩展与纵向3D堆叠两条技术路线的设计取舍，重点分析基于标准化裸片互连的双芯粒架构、相干网格网络、内存与I/O同die集成等关键工程决策，并讨论其在机架级算力部署中的意义与落地约束，为关注数据中心CPU架构演进的开发者提供参考。
人工智能与高性能计算的负载特征正在重塑数据中心的处理器设计。训练与推理集群对核心密度、内存带宽和能效比提出了近乎苛刻的要求，而支撑这些需求的底层制造条件却在反向施压：先进工艺节点的晶体管成本曲线不再陡峭，大尺寸单片裸片（Monolithic Die）的良率随面积增长呈非线性下降，光罩尺寸限制也让单die堆核心的做法逼近物理上限。
在这一背景下，芯粒（Chiplet）与多Die集成从”可选优化”变为”必选路径”。其核心思路是把一颗大芯片拆解为若干功能相对独立、可分别制造与筛选的小die，再通过高带宽、低延迟的裸片间互连重新组合为一个逻辑上的单Socket处理器。对服务器CPU而言，这条路径同时回应了三个瓶颈：核心数扩展受限于单die面积、内存带宽受限于die边缘的引脚预算、以及不同功能模块对工艺的最优需求并不一致。
值得注意的是，行业中仍有部分服务器CPU坚持单片设计，核心数控制在数十核量级，适用场景相对集中于特定负载。这种选择本身并无对错，但它反衬出另一条路线的野心：以多die换取核心密度与I/O扩展性的上限。近期公开的两类代表性方案——横向2D芯粒扩展与纵向3D堆叠——恰好勾勒出这一分水岭两侧的技术图景。本文以横向扩展路线为主线展开分析，并对照讨论两条路线的工程权衡。
横向扩展路线的基本形态是”平铺”：将两颗同构的计算die并排放置在同一封装基板上，通过位于每颗die中央区域的裸片间子系统（Die-to-Die Subsystem, DDS）完成片间通信。把互连模块放在die的几何中心而非边缘，是一个容易被忽视但影响深远的决策——它让片间链路的走线长度更短、时序更可控，同时把die边缘的宝贵区域留给内存与I/O引脚，避免互连布线同外部接口争夺边缘资源。
这一设计的直接收益是核心数的跨越式提升：单颗die集成约70个物理核心，双die封装后单Socket可达130核以上量级。更重要的是，两颗die在逻辑上被呈现为一个统一的计算域，操作系统与调度器看到的是一颗完整的处理器，而非两个需要软件显式感知的节点——这一点决定了多die方案能否在不改动上层软件的前提下被采纳。
多die处理器真正的技术难点不在”连得上”，而在”连得一致”。两颗die各自拥有私有缓存，若一致性维护需要跨die往返，延迟开销会迅速吞噬并行收益。因此这类设计普遍采用网格化的片上网络作为骨架：以行×列的Mesh拓扑覆盖整颗die，节点间以较短跳数互联，并在网络中集成较大容量的分布式系统级缓存（SLC），作为核心与内存之间的共享缓冲层。
在协议层面，一致性消息通过统一的缓存一致性协议在网络中传输，跨die流量则由中央互连子系统承接。标准化裸片互连接口（如业界通用的UCIe）在这里扮演关键角色：它把”die与die之间怎么连”从定制化设计问题转化为可复用的接口规范问题，使得同构die的拼合、乃至未来异构die的混搭具备工程可行性。对开发者而言，这意味着底层封装细节进一步被抽象，编程模型保持对称多处理的常规语义。
单核心的微架构决定了多die方案的性能下限。该类设计采用宽发射的超标量前端，配备多条整数运算通道与多个分支单元，每核心拥有独立的指令缓存、数据缓存以及较大容量的私有二级缓存。宽前端与深私有缓存的组合，目标是在跨die访问不可避免时，尽量把访存留在core-near层级，降低对远端内存与远端缓存的依赖频率。
从工程角度看，私有L2容量是横向扩展架构中的一个敏感参数：容量过小则跨die流量上升，容量过大则挤占die面积、推高成本。2MB级别的私有L2属于当前工艺下的折中选择——它足以容纳多数服务的活跃工作集，又不至于让单die面积失控。
横向架构中最具争议也最具价值的决策，是”内存控制器与计算die同侧集成”（Memory and I/O on same die）。传统多die方案常把内存控制器集中到一颗I/O die上，好处是计算die可以纯粹堆核心；代价是所有内存访问都要跨die，延迟与带宽双双受损。
同die集成则相反：每颗die自带内存控制器，双die合计提供十余条DDR5通道，支持较高速率的DDR5规格，单Socket内存带宽可达800GB/s量级。更关键的是延迟指标——在不跨die的本地NUMA域内，内存访问延迟可控制在100ns以内。这一数字对数据库、内存缓存、实时推理等延迟敏感型负载具有实质意义。
但必须清醒认识其代价：一旦访问落在对侧die所辖的内存上，请求需要穿越中央互连子系统，延迟显著抬升。这意味着该类处理器在软件层面仍呈现NUMA特征，性能调优的第一课依然是”把线程与内存绑在同一个die域内”。换言之，硬件把跨die的代价压到了可用范围，但并未消除它；能否兑现标称性能，取决于调度策略、内存分配策略与NUMA绑核配置是否到位。
与横向平铺相对的另一条路线是纵向堆叠。其思路是把不同工艺、不同职能的die在垂直方向上叠合，通过硅通孔等高密度互连实现层间通信，把”面积扩展”问题转化为”体积集成”问题。
这条路线的主要优势集中在三点：其一，层间互连距离极短，带宽密度与能效显著优于跨基板的横向链路；其二，计算die与缓存/SLC die可以采用不同工艺分别制造，各自取最优，避免用昂贵工艺生产大容量缓存阵列；其三，垂直堆叠节省封装平面面积，对封装尺寸与基板布线更友好。
代价同样明确：散热路径被层层叠加的结构阻挡，热密度管理难度陡增；层间供电与测试复杂度上升；且堆叠结构对die的良率与对准精度提出更高要求，任一层的缺陷都可能影响整体封装良率。因此纵向路线更适合”计算与缓存分离”这类职能边界清晰的场景，而在需要大规模同构核心平铺的通用服务器CPU上，横向路线当前的工程可控性更强。
横向芯粒方案的推出方明确提出”机架即计算单元”的理念，这一表述并非营销修辞，而是对部署现实的回应。当单Socket核心数进入百核以上量级、内存带宽逼近1TB/s量级时，单机层面的资源已经足够承载过去需要多台机器协同的负载；相应地，性能优化的重心从”单机内调优”上移到”机架内拓扑”——节点间的互联带宽、跨节点的内存语义、以及机架级的故障域划分，开始成为与单芯片规格同等重要的设计变量。
对开发者与运维团队而言，这一转变带来几项具体工作：
理性看待这类架构，需要同时承认其能力边界。
第一，芯粒化的收益依赖封装产能与成本。高密度基板、标准化裸片互连的测试与筛选能力，都是稀缺资源，量产爬坡期的供给弹性弱于单片方案。
第二，跨die一致性虽然由硬件维护，但”正确”与”高效”是两件事。一致性协议保证了语义正确，却不为性能兜底；软件侧的NUMA策略仍是性能的决定性变量。
第三，横向扩展的核心数优势在强扩展性负载上兑现最充分，而对单线程敏感、锁竞争激烈的负载，收益会被摊薄。选型时应以真实工作负载的基准测试为准，而非纸面核心数。
第四，多die封装引入了新的故障模式，如片间链路降级、单die失效后的降规格运行等，可靠性设计与备件策略需同步调整。
横向2D芯粒与纵向3D堆叠，本质是对同一组约束的两种不同解法：前者以标准化互连换取规模与I/O弹性，把复杂度转移到封装与软件调优；后者以垂直集成换取带宽密度与能效，把复杂度转移到散热与测试。二者并非替代关系，而是面向不同负载画像的技术选项。
对开发者而言，真正需要更新的认知是：处理器的”核数”已不再是唯一指标，die的拓扑结构、内存域的划分方式、以及互连的标准化程度，正在成为影响应用性能的一等公民。理解这些结构，才能在多die时代写出与硬件同频的软件。