简介：在高速SAR ADC设计中，参考电压网络的稳定性往往比DAC电容阵列本身更早成为精度瓶颈。本文从参考网络电路的物理特性出发，解析采样级误差与逐位转换误差两类基准误差机制的产生原理，说明如何通过电路建模量化纹波对建立过程的影响，并探讨去耦电容、缓冲器输出阻抗与ADC速度之间的设计权衡。阅读本文，读者可以理解为什么高速转换中参考电压建立比DAC建立更关键，以及如何在面积、功耗与精度之间做出合理取舍。
逐次逼近寄存器型模数转换器（SAR ADC）的核心工作流程，是在每一个转换周期内，由内部数模转换器（DAC）根据逐次逼近逻辑产生一个模拟逼近电压，并与输入采样电压进行比较。DAC通常采用电容阵列结构（CDAC），其参考电压端口在每一位切换时都会产生瞬态电流需求。这个瞬态电流并非理想阶跃，而是经过参考网络电路（Reference Network Circuit, RNC）的真实阻抗后才到达CDAC。
在高速ADC场景下，CDAC的每一位建立时间被压缩到极短——通常在数百皮秒到数纳秒量级。此时，参考电压端口是否能在下一次比较到来前恢复到允许的误差范围内，直接决定了比较结果的正确性。本文要讨论的核心原理是：参考电压网络中的输出阻抗与去耦电容共同构成一个动态系统，该系统在快速开关切换下的响应特性，决定了SAR ADC中参考误差的大小和类型。
这一问题的本质可以概括为：CDAC切换时从参考端抽取的瞬态电流，流经参考缓冲器的有限输出阻抗后产生瞬时电压跌落；如果该跌落没有在关键比较时刻之前充分恢复，就会转化为ADC的数字输出误差。因此，参考电压建立不再是DAC建立的一个可忽略前提，而是在高速设计中需要独立建模和评估的关键环节。
传统上对SAR ADC中DAC建立时间的分析，通常将重点放在CDAC底板开关的导通电阻与电容阵列的RC时间常数上。这类模型假设参考电压是理想恒定源，能够即时提供任何瞬态电流。在这种假设下，DAC输出电压的建立速度主要受开关电阻、电容阵列的寄生参数以及负载电容影响。
然而在高速转换中，这一假设越来越不成立。根本原因在于，参考缓冲器本身需要驱动一个具有实质性容性负载的去耦网络和CDAC阵列。当CDAC在短时间内发生多次开关切换时，每个切换事件都会向参考节点注入一个瞬态电荷需求。由于参考缓冲器的输出级存在有限跨导和输出电阻，它无法在无限短的时间内提供这一电荷，于是参考节点电压必然发生偏离。
这个偏离的物理过程可以表示为：瞬态电流ΔI流经缓冲器输出阻抗R_out时，产生瞬时压降ΔV = ΔI × R_out。如果去耦电容C_dec并联在参考节点上，该电容会在切换瞬间提供部分电荷，从而抑制电压跌落幅度，其贡献可以由ΔV ≈ ΔQ / C_dec近似描述。这意味着：参考电压的恢复速度由缓冲器输出阻抗与去耦电容共同决定，而不仅仅取决于CDAC本身的RC参数。
因此，在高速ADC中，一个关键的认知转变是：参考网络不再是理想源，而是一个具有有限带宽和有限驱动能力的动态系统。DAC建立是否成功，往往不取决于DAC自身的时间常数，而取决于参考网络能否在下一次比较之前将电压恢复至足够精度。
理解这一原理需要先明确几个基础概念。
参考网络电路（RNC） 在本文中指的是从参考电压基准输出端到CDAC参考端口之间的完整电气路径，包括基准缓冲器的输出级、走线寄生参数、去耦电容以及CDAC阵列本身的参考端等效负载。RNC的作用是为CDAC提供稳定的参考电位，同时吸收切换产生的高频电流尖峰。
去耦电容（C_dec） 是并联在参考节点上的储能元件。它的作用是在切换瞬间提供瞬态电荷，减小缓冲器需要即时提供的电流量，从而降低电压跌落幅度。去耦电容的选择与ADC的转换速率、切换能量和参考缓冲器的恢复能力直接相关。
CDAC电容阵列 是SAR ADC中执行逐次逼近的核心模块。每一位的切换意味着电容阵列中某些电容的底板电位发生改变，从而在顶板上产生相应的电压变化。每个切换动作都需要从参考电压或地电平吸收或释放电荷，这正是参考节点瞬态电流的来源。
这三个概念共同构成一个闭环的电荷供给与消耗系统：CDAC切换提出电荷需求，去耦电容在第一时间提供瞬态电荷，参考缓冲器在更长时间尺度上补充去耦电容的电荷损失。三者的动态平衡决定了参考节点电压的稳定性。
从电荷流动的角度，参考网络可以拆解为四个功能环节：
第一层是基准电压源。 它提供标称参考电位，如1.2V或2.4V，是系统的基础参考。基准源本身通常具有较高的输出阻抗，无法直接驱动CDAC的瞬态负载，因此后面需要缓冲级。
第二层是参考缓冲器。 它的核心指标是闭环输出阻抗和带宽。输出阻抗越低，同等瞬态电流下的电压跌落越小；带宽越高，恢复速度越快。但低输出阻抗通常意味着较高的静态偏置电流，直接增加功耗。这一层是功耗与精度权衡的关键节点。
第三层是去耦电容网络。 它包含片上集成的去耦电容和片外可能布置的大容量电容。片上电容提供快速电荷响应，片外电容在更长时间尺度上提供能量储备。去耦电容的位置和等效串联电阻（ESR）同样影响其在高频下的有效性。
第四层是CDAC电容阵列。 它是电荷消耗端。在每位切换时，阵列中的部分电容底板接入参考电位或地，导致参考节点电荷流出或流入。不同的切换策略会产生不同的瞬态电流剖面。
这四个层级之间的协作关系是：当CDAC发生切换时，去耦电容在亚纳秒时间尺度内释放电荷，抑制电压突变；随后的若干纳秒内，缓冲器开始响应，以其闭环带宽决定的速率向去耦电容补充电荷，使参考节点回到标称值。如果缓冲器响应不够快，去耦电容在被补充之前就失去足够电荷，参考电压的偏移就会积累，影响后续比较。
以SAR ADC中一个典型位的切换为例，完整流程可以拆解为以下步骤：
第一步：CDAC开关动作。 比较器完成前一位决策后，逐次逼近逻辑发出控制信号，改变CDAC中对应电容底板的开关状态。这个开关动作在几到几十皮秒内完成，是瞬态电流的触发源。
第二步：去耦电容瞬时供能。 在开关动作的极短时间内，参考缓冲器由于其有限带宽，几乎无法及时响应。此时参考节点的电压维持主要由去耦电容承担。电容释放的电荷量为ΔQ，对应的电压跌落的初始幅度为ΔV_initial ≈ ΔQ / C_dec。去耦电容越大，初始跌落越小。
第三步：缓冲器启动恢复。 开关动作完成后，参考缓冲器开始检测到输出电压与目标值的偏差，通过其闭环反馈机制增加输出电流，逐步向去耦电容补充电荷。恢复过程的速率由缓冲器的闭环带宽和输出阻抗决定。在一个简化的一阶模型中，恢复可近似为时间常数为R_out × C_dec的指数过程。
第四步：下一次比较判断。 在下一位比较到来之前，参考电压需要恢复到允许误差范围以内。如果恢复不充分，比较器感受到的参考电位与理想值存在偏差，该偏差经CDAC权重映射后转化为该位的判断误差，进而影响整个转换结果。
第五步：逐位累积与最终输出。 每一位的参考误差可能独立存在，也可能通过去耦电容的未完全恢复而产生跨位关联。所有位的误差最终映射到ADC输出数字码的偏差上，表现为积分非线性（INL）、微分非线性（DNL）或动态频谱中的谐波分量。
这一流程揭示了一个核心事实：参考电压恢复的时间窗口由上一位切换完成到下一位比较开始之间的间隔决定，而这个间隔随ADC采样率的提升而急剧缩短。当恢复时间不足时，参考误差就从潜在风险转变为真实精度损失。
根据去耦电容大小和ADC转换速率的不同，基准误差可以区分为两种机制，其物理根源和表现形态有显著差异。
当去耦电容较大而参考缓冲器驱动能力不足时，会出现一种以整个采样点为单位的参考电压偏移。其形成过程可以描述为：在一次完整的SAR转换中，CDAC多位切换消耗的总能量大部分由去耦电容提供。转换结束后，去耦电容上的电压明显低于标称值。如果在下一次采样转换开始前，缓冲器没有足够时间将电容充电至理想参考电压，那么下一次转换的参考电位就成为一个历史相关量。
因为SAR ADC每次转换消耗的电荷量与输入信号的幅度有关，所以去耦电容上的电压偏移也与输入信号相关。这种信号相关的参考波动通过CDAC的权重映射，在输出中表现为与输入幅度相关的增益误差。在频谱层面，这种机制通常产生三次谐波失真，因为它与信号幅度的奇次相关特性一致。
采样级误差的核心特征是：误差在两次转换之间产生关联，影响的是整个转换周期的基准水平，而非单个位的建立精度。 它的时间尺度远大于单次切换，通常跨越多个SAR转换周期。
当去耦电容较小或缓冲器输出阻抗偏高时，主导问题变为单次切换瞬态造成的位级误差。具体机制是：在MSB等高位切换时，CDAC需要从参考端抽取大量电荷。由于去耦电容不够大，参考电压在切换瞬间产生明显跌落。这个跌落的恢复取决于缓冲器的带宽。
问题在于，在恢复完成之前，下一位的比较已经被触发。此时CDAC顶板电压的建立受到参考电压未恢复的影响，导致CDAC输出的模拟逼近电压偏离理想值。比较器依据该偏离值做出的判决可能出错，从而在该位引入转换误差。
逐位转换误差的核心特征是：误差在单次切换到下一位比较的时间窗口内产生，影响的是某一位或多位的建立精度，不必然产生跨采样点的关联。 在高位切换中，由于切换能量大，这种误差往往最为显著，造成ADC动态性能在较高输入频率下恶化。
这两种机制并非互斥。在实际设计中，去耦电容和转换速率的组合可能使两种误差同时存在，但其主导地位随工作条件而变化。理解这一区分对设计优化至关重要。
假设一个12位SAR ADC，参考电压V_ref=1.2V，CDAC总电容约为2pF。MSB切换时，约一半的电容底板发生状态改变，所需的电荷量可通过ΔQ = (1/2) × C_total × V_ref估算，约为1.2pC。如果去耦电容C_dec=10pF，该切换在理想情况下会引起约ΔV = 1.2pC / 10pF = 120mV的初始跌落。
但这一初始跌落并不仅仅取决于去耦电容。实际上，CDAC的切换并不是瞬间完成的，开关导通电阻会限制电荷抽取的速率。更完整的模型需要考虑开关电阻与去耦电容形成的RC时间常数，以及缓冲器响应过程中的电流注入。在一个考虑了开关电阻的模型中，初始跌落幅度和恢复轨迹都会发生变化。
如果缓冲器的闭环输出阻抗为50Ω，去耦电容为10pF，那么恢复时间常数约为0.5ns。假设ADC采样率为100MS/s，则每位分配的时间可能只有几百皮秒到1纳秒。此时恢复时间常数已经与位周期相当，意味着在下一次比较到来时，参考电压可能只恢复到了目标值的60%左右。这个残余误差会被直接映射到该位的权重上，造成明显的转换错误。
这个简化示例说明：在高速条件下，即使去耦电容较大，如果缓冲器恢复速度不够快，初始跌落仍会转化为实际转换误差。仅增加去耦电容可以降低初始跌落幅度，但可能延长恢复时间，需要联合评价。
对参考网络进行系统建模的核心价值，在于帮助设计者在面积、功耗与精度之间做出理性选择。这种权衡不能靠经验直觉解决，需要基于对两类误差机制的定量理解。
一方面，减小缓冲器输出阻抗可以同时抑制初始跌落和加速恢复。 输出阻抗的降低意味着同样的瞬态电流产生更小的压降，同时恢复时间常数相应缩短。这对于抑制逐位转换误差最为有效。然而，降低输出阻抗几乎必然伴随更高的静态功耗，因为输出级的偏置电流需要增加。在低功耗应用中，维持低输出阻抗的成本可能难以接受。
另一方面，增大去耦电容可以降低初始跌落幅度，对抑制逐位转换误差有帮助。 但如前述，去耦电容越大，在缓冲器驱动能力不变的情况下，恢复时间常数反而可能增加。如果去耦电容过大而缓冲器驱动不足，系统可能进入采样级误差主导的状态，产生信号相关的参考漂移。此外，片上大电容会占用可观的芯片面积，增加成本。
这种权衡可以进一步细化：当设计目标是最大化高速下的动态性能时，优先策略是适度的去耦电容配合低输出阻抗的缓冲器，以在限制功耗的同时获得足够快的恢复。当设计目标是在低速下实现极高线性度时，较大的去耦电容配合中等驱动能力的缓冲器可能足够，因为恢复时间窗口较宽，采样级误差可以通过缓冲器在长周期内完成恢复来避免。
这一原理的局限性也很明确： 参考网络模型越接近实际，所需的参数就越多，包括开关电阻的瞬态变化、走线寄生、去耦电容的ESR和ESL等。过度简化的模型可能掩盖高频下的真实行为，而过度复杂的模型又难以用于早期设计探索。找到适合特定设计阶段的模型精度，是实际工程中需要持续校准的环节。
误区一：去耦电容越大越好。 从瞬态供能的角度看，更大的去耦电容确实能减小初始电压跌落，但如果缓冲器驱动能力跟不上，大电容反而意味着更长的恢复时间。在某些高速场景下，过大的去耦电容会导致参考电压在连续切换中累积偏移，使误差从位级扩散到采样级。
误区二：只要缓冲器输出阻抗足够低，就不需要去耦电容。 低输出阻抗可以降低电压跌落幅度，但缓冲器仍然有一个有限的响应时间。在切换瞬间的亚纳秒尺度内，即使是很高速的缓冲器也可能来不及反馈，去耦电容仍然承担第一时间的电荷供给角色。完全没有去耦电容时，走线电感与开关瞬态可能产生高频振铃，带来更复杂的建立问题。
误区三：参考电压纹波与输出噪声是同一个问题。 参考电压的瞬态跌落是由CDAC切换与参考网络阻抗交互产生的确定性现象，它与随机噪声在物理机制上有本质区别。纹波可以通过改进网络设计和切换策略来抑制，而随机噪声需要通过滤波、平均或提高基准本身的噪声性能来处理。
误区四：DAC建立时间和参考建立时间可以独立分析。 实际上两者是强耦合的。CDAC顶板电压的建立不仅取决于底板的RC常数，还取决于参考端电压是否稳定。参考端电压的恢复轨迹会直接叠加到DAC输出建立曲线中。任何将两者割裂的分析都可能低估建立误差。
SAR ADC中的参考电压建立问题，本质上是一个有限阻抗网络中瞬态电荷供给与消耗的动态平衡问题。CDAC的每一位切换都是一个电荷需求事件，参考网络必须在极短的时间窗口内完成电荷再分配和电压恢复。参考缓冲器的输出阻抗与去耦电容共同定义了这一动态系统的响应特性。
理解这一原理的关键，不在于单独优化某一个组件，而在于建立切换能量、恢复时间窗口、缓冲器驱动能力和去耦电容储能之间的整体关联。当这种关联被准确建模后，设计者就可以在不同工作条件下判断系统处于采样级误差主导还是逐位转换误差主导，并据此做出有针对性的设计调整。
在高速SAR ADC的设计实践中，参考电压建立正逐渐从辅助性关注点转变为核心设计维度。速度越高，这一趋势越明显。掌握了参考网络的动态行为规律，就能更早地在架构阶段识别精度限制，减少后续反复迭代的成本。