SAR ADC快速入门指南：从原理到实践的深度解析

作者：4042026.07.04 10:49浏览量：21

简介：本文聚焦SAR ADC（逐次逼近寄存器型模数转换器）的底层原理与实现机制，系统拆解其核心模块、工作流程及关键技术边界。通过对比Nyquist-rate架构中的Pipelined ADC，揭示SAR ADC在低功耗、高精度场景下的独特优势，帮助开发者快速掌握其设计逻辑与优化方向。

原理概述

SAR ADC是Nyquist-rate架构中的典型代表，其核心目标是将连续模拟信号转换为离散数字信号，且采样率满足奈奎斯特定理（≥2倍信号带宽）。与Pipelined ADC通过多级流水线处理实现高速转换不同，SAR ADC通过逐次逼近的二进制搜索算法完成转换，具有结构简单、功耗低、面积小的特点，广泛应用于便携设备、医疗仪器及工业传感器等领域。

背景问题：为何需要SAR ADC？

在模拟信号数字化过程中，传统架构（如Flash ADC）虽速度快，但功耗和面积随精度提升呈指数增长；Pipelined ADC通过流水线分时处理平衡了速度与功耗，但需复杂校准电路。SAR ADC通过二进制搜索算法，以线性复杂度实现高精度转换，成为中低速（<10MSPS）、高精度（12-18位）场景的首选。

核心概念：二进制搜索与电荷重分配

理解SAR ADC需掌握两个基础概念：

  1. 二进制搜索算法：通过比较输入电压与内部DAC输出电压，逐步缩小搜索范围。例如，12位SAR ADC需12次比较完成转换。
  2. 电荷重分配技术：利用电容阵列实现DAC功能，通过电荷转移完成电压比较，避免使用高功耗电阻网络。

系统组成：四大核心模块

SAR ADC的典型架构包含以下模块：

  1. 采样保持电路（S/H）：在转换周期内冻结输入电压，确保比较期间信号稳定。
  2. 比较器（Comparator）：核心判断单元，输出1位比较结果（输入电压是否高于DAC输出）。
  3. 逐次逼近寄存器（SAR Logic）：根据比较结果生成控制信号，调整DAC输出电压。
  4. 数模转换器（DAC）：将SAR逻辑输出的数字码转换为模拟电压，通常采用电容阵列实现。

工作流程：五步完成一次转换

以12位SAR ADC为例，完整转换流程如下：

  1. 采样阶段：S/H电路闭合，电容阵列充电至输入电压。
  2. 初始比较：SAR逻辑将最高位（MSB）置1，DAC输出电压为Vref/2，比较器判断输入电压是否高于Vref/2。
  3. 逐次逼近：根据比较结果，SAR逻辑依次确定剩余11位。若某位比较结果为1，则该位保留1；否则置0，并调整DAC输出电压。
  4. 结果锁存：12次比较完成后，SAR寄存器中的数字码即为转换结果。
  5. 输出阶段：数字码通过并行或串行接口输出，同时S/H电路进入下一次采样。

关键机制：精度与速度的平衡

SAR ADC的性能受以下机制影响：

  1. 电容匹配：DAC电容阵列的匹配精度直接决定线性度。12位ADC需电容匹配误差<0.02%，通常采用分段电容或激光修调技术。
  2. 比较器噪声：比较器输入噪声需小于1 LSB（最低有效位），否则会引入量化误差。低噪声设计包括预放大、动态偏置等技术。
  3. 时钟控制：转换速度由时钟频率决定，但过高频率会缩短采样时间，导致孔径误差。典型时钟频率为1-100MHz。
  4. 数字校正：通过后台校准算法（如数字失调校正、增益误差校正）补偿模拟电路的非理想特性。

示例说明：12位SAR ADC的伪代码实现

以下为SAR逻辑的简化伪代码：

  1. def sar_adc_conversion(v_in, v_ref, n_bits=12):
  2.     dac_output = 0.5 * v_ref  # 初始DAC输出为Vref/2
  3.     digital_code = 0
  4.     for bit in range(n_bits-1, -1, -1):  # 从MSB到LSB
  5.         if v_in > dac_output:
  6.             digital_code |= (1 << bit)  # 设置当前位为1
  7.             dac_output += (v_ref / (2 ** (bit+1)))  # 更新DAC输出
  8.         else:
  9.             dac_output -= (v_ref / (2 ** (bit+1)))
  10.     return digital_code

此代码模拟了二进制搜索过程，实际硬件实现需通过电容阵列和SAR逻辑完成。

技术优势与限制

优势：

  • 低功耗：无静态功耗，动态功耗与转换频率成正比。
  • 面积小：电容阵列和比较器占用的硅面积远小于Pipelined ADC。
  • 无流水线延迟：转换结果在N个时钟周期后立即可用（N为位数）。

限制：

  • 速度受限：转换时间与位数成正比，12位ADC典型速度为1-10MSPS。
  • 输入带宽低：采样保持电路的带宽限制了输入信号频率（通常<10MHz）。
  • 对电容匹配敏感：高精度设计需复杂校准或修调技术。

常见误区

  1. 混淆SAR ADC与Δ-Σ ADC：Δ-Σ ADC通过过采样和噪声整形实现高精度，但速度更低（<1MHz），适用于音频等低频场景。
  2. 忽视采样保持电路的影响：S/H电路的孔径误差和保持时间不足会直接导致动态性能下降。
  3. 过度追求高速度：SAR ADC的速度受位数限制，盲目提高时钟频率可能牺牲精度。

总结

SAR ADC通过二进制搜索算法和电荷重分配技术，实现了低功耗、高精度的模拟信号转换。其核心在于电容阵列的匹配、比较器的低噪声设计以及SAR逻辑的精确控制。在实际应用中，需根据输入信号频率、精度要求和功耗预算选择合适架构，并通过数字校正技术补偿模拟电路的非理想特性。对于初学者，建议从12位、1MSPS的通用SAR ADC入手，逐步深入理解其底层机制与优化方向。

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