原理概述
逐次逼近寄存器型模数转换器（SAR ADC）作为主流中高速ADC架构，其核心转换过程依赖基准电压源的稳定性。当DAC电容阵列进行开关切换时，基准网络需在极短时间内提供大量瞬态电流，而基准缓冲器（Buffer）的有限输出阻抗与去耦电容的储能特性共同决定了电源纹波的恢复能力。本文聚焦基准误差的量化建模，揭示其与ADC速度、线性度的深层关联。
背景问题
传统DAC建立时间分析主要关注电容阵列的电荷再分配过程，却忽略了基准电路的动态响应特性。在GHz级采样速率下，基准电压的瞬态波动已成为制约ADC精度的首要因素。例如，某12位SAR ADC在500MS/s采样时，基准纹波可导致有效位数下降至9.8位，三次谐波失真增加12dB。
核心概念
- 基准网络电路（RNC）：由基准缓冲器、去耦电容和寄生电阻构成的二阶网络，其输出阻抗Z(s)决定电源纹波的频域特性
- DAC建立双阶段模型：包含电荷再分配阶段（τ1）和基准恢复阶段（τ2），后者受RNC参数主导
- 误差传递函数：量化基准波动到ADC输出码的映射关系，揭示非线性失真产生机理
系统组成
典型SAR ADC基准系统包含四个关键模块：
- 基准源模块：提供稳定参考电压（通常1.2V/2.5V）
- 缓冲器模块：降低输出阻抗（典型值0.1-10Ω）
- 去耦网络：由MLCC电容（0.1-10μF）和PCB寄生电感（1-10nH）构成
- DAC电容阵列：二进制权重电容（0.5-10pF）与底板开关矩阵
工作流程
基准误差的产生经历三个关键阶段：
- 开关切换阶段：DAC电容阵列从保持状态切换至采样状态，瞬间抽取电流ΔI=Cdec·dV/dt
- 纹波生成阶段：电流流经RNC的等效阻抗Zeq=Rbuf||(1/sCdec)，产生电压跌落ΔV=ΔI·Zeq
- 恢复竞争阶段：在下次比较前，基准缓冲器需通过ΔV=Iavg·Δt/Cdec公式恢复电压，恢复时间常数τ=Rbuf·Cdec
关键机制
1. 基准纹波建模
传统一阶RC模型仅考虑Cdec的滤波作用，而改进型双因素模型同时纳入：
- 开关导通电阻Ron（0.1-5Ω）导致的分压效应
- 缓冲器压摆率限制（SR=2πf·Vpp）引发的相位延迟
- PCB走线寄生电感（Lpar）产生的谐振峰
误差幅度量化公式：
Error = k·(Ron/Rbuf)·(1/ωCdecRbuf) + q·(Lpar/Rbuf²)·(1/τ²)
其中k、q为工艺相关系数，ω为信号角频率
2. 误差传递路径
基准波动通过两种机制影响ADC性能：
- 码间干扰：前次转换的基准残留影响当前码判决（相关系数ρ=0.3-0.7）
- 谐波失真：输入信号频率与基准恢复周期的谐波关系产生非线性分量（典型THD=-60dBc@1MHz）
3. 优化策略对比
| 优化方案 |
功率消耗 |
面积开销 |
恢复时间 |
适用场景 |
| 降低Rbuf |
+50% |
- |
↓30% |
高速低精度ADC |
| 增大Cdec |
- |
+200% |
↓70% |
低速高精度ADC |
| 分段缓冲技术 |
+20% |
+50% |
↓50% |
通用型设计 |
| 动态电容切换 |
+10% |
+30% |
↓40% |
电源敏感型应用 |
示例说明
以某14位SAR ADC（采样率1GS/s）为例：
- 初始设计：Rbuf=1Ω，Cdec=1μF，τ=1μs
- 问题现象：在输入信号频率200MHz时，SNDR仅62dB（理论值78dB）
- 根因分析：基准恢复时间不足导致三次谐波突出（-52dBc）
- 优化方案：采用分段缓冲（Rbuf_fast=0.2Ω，Rbuf_slow=5Ω）+动态电容切换
- 实施效果：SNDR提升至75dB，谐波失真改善至-68dBc
技术优势与限制
优势：
- 双因素模型预测精度较传统方法提升40%
- 支持从DC到Nyquist频率的全频段误差分析
- 可量化评估不同工艺节点（28nm/14nm/7nm）的基准效应
限制：
- 需精确提取缓冲器的小信号参数（gm, Cgd, Rds）
- 高频寄生参数提取依赖电磁仿真工具
- 模型验证需要昂贵的测试设备（如12GHz示波器）
常见误区
- 过度依赖去耦电容：当Cdec>10μF时，PCB谐振效应可能抵消滤波收益
- 忽视缓冲器非线性：缓冲器的THD指标应优于ADC设计目标10dB以上
- 静态参数替代动态分析：Rbuf的AC阻抗在MHz频段可能比DC值高3-5倍
总结
SAR ADC的基准误差本质是能量供给与消耗的动态平衡问题。通过建立包含开关电阻和基准网络动态特性的双因素模型，设计者可准确预测不同工况下的误差幅度，从而在功率、面积与性能之间取得最优折中。实际设计中建议采用”分段缓冲+动态电容”的混合架构，在1GS/s采样率下可实现12位以上有效精度。