简介:本文深入解析SAR ADC与流水线ADC的二进制搜索量化原理,从基础概念到工程实现,对比两种架构的模块组成、工作流程及关键技术细节,帮助读者掌握Nyquist-rate ADC设计的核心逻辑。
Nyquist-rate ADC作为模拟信号数字化的核心器件,其核心任务是通过量化将连续信号转换为离散数字码。在主流架构中,SAR(逐次逼近寄存器)ADC与流水线ADC因其独特的二进制搜索机制,成为中高精度应用的主力方案。两者虽在物理实现上差异显著,但均通过二进制搜索完成量化,仅在搜索策略上存在串行与并发的区别。
模拟信号的数字化本质是“近似匹配”过程。以4位ADC为例,需将输入电压范围划分为16个区间,每个区间对应一个数字码。传统Flash ADC通过2ⁿ-1个比较器并行比较实现,但当精度提升至10位时,比较器数量将激增至1023个,导致面积与功耗难以承受。二进制搜索通过逐位确定数字码,将比较次数从O(2ⁿ)降至O(n),显著降低硬件复杂度。
量化是将连续模拟信号映射到离散数字码的过程,其分辨率由位数决定(如10位对应1024个量化区间)。二进制搜索通过逐位确定数字码,每一步将搜索范围缩小一半:
SAR ADC的核心模块包括采样保持电路(S/H)、电荷重分配DAC、比较器及SAR逻辑控制单元。其工作流程如下:
关键机制:电荷重分配DAC通过电容阵列实现参考电压的动态调整。例如,10位SAR ADC需1024个单位电容,但通过分段电容或桥接电容技术可减少电容数量(如采用256+768分段结构)。
流水线ADC由多级1.5-bit/stage子模块串联构成,每级包含S/H、子ADC(1.5-bit比较器)、子DAC及残差放大器(MDAC)。其工作流程如下:
关键机制:1.5-bit/stage设计通过冗余纠错容忍比较器失调。例如,当比较器存在±Vref/4误差时,1.5-bit编码仍能正确映射到2-bit范围,避免误差累积。
SAR ADC与流水线ADC通过二进制搜索机制实现了量化效率与硬件复杂度的平衡。SAR ADC以单环路串行搜索见长,适用于低功耗、中低速场景;流水线ADC通过多级并行搜索与冗余纠错,在高速、中高精度领域占据优势。理解两者的模块组成、工作流程及关键技术(如电荷重分配DAC、MDAC残差放大、1.5-bit纠错),可为ADC架构选型与优化提供理论支撑。在实际工程中,需根据应用场景的精度、速度与功耗需求,权衡两种架构的优缺点,并结合校准技术(如后台数字校准)进一步提升性能。